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    Algoritmos no Sistolicos para la Multiplicacion de Matrices en FPGAs

    TítuloAlgoritmos no Sistolicos para la Multiplicacion de Matrices en FPGAs
    Tipo de publicaciónConference Paper
    Año de publicación2006
    AutoresBravo, I, Jimenez, P, Mazo, M, Lazaro, JL, de las Heras, JJ
    Idioma de publicaciónSpanish
    Conference NameVI Jornadas sobre Computacion Reconfigurable y Aplicaciones (JCRA'06)
    Volumen1
    Sección1
    Numero de volúmenes1
    Páginas86-91
    EditorialARCO (Grupo de Arquitectura de Computadores y Diseño Logico, UNEX)
    Conference LocationCaceres (SPAIN)
    Fecha de publicación09/2006
    Numero ISBN84-611-1315-2
    Palabras claveAlgoritmos no sistolicos, field-programmable gate array (FPGA), multiplicacion de matrices
    Resumen

    Este trabajo evalua diferentes algoritmos de multiplicacion de matrices para FPGA’s (Field Programmable Gate Array). Esta operacion es muy habitual en numerosos algoritmos de procesado de señales e imagenes, por lo que su ambito de actuacion es muy diverso. Dentro de este análisis no se recogen los basados en arquitecturas sistolicas ya que estas consumen un elevado numero de multiplicadores, siendo inviable su empleo para aplicaciones con tamaño de matrices grandes.

    AdjuntoTamaño
    Algoritmos_no_Sistolicos__para_la_Multiplicacion_de_Matrices_en_FPGAs_JCRA_BRAVO_06.pdf345.91 KB

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